3nm的大麻烦 | 半导体行业观察

随着芯片制造商转向10nm/7nm技术，开发下一代3nm晶体管类型成为关键。然而，这一过渡充满了技术和成本挑战。例如，3nm芯片设计成本可能高达10亿美元，不确定性也随时可能改变一切。尽管如此，各大厂商并未缺席。三星和GlobalFoundries宣布开发nanosheet FET技术，台积电则在研发3nm的nanosheet FET和nanowire FET。然而，英特尔的计划尚未公布。在芯片中，晶体管作为开关，当前最先进的finFET工艺已发展至16nm/14nm和10nm/7nm。预计5nm finFET将在2020年前后出现，但除非有新突破，否则finFET可能仅在3nm节点停止发展。为克服这一局限，行业正研发nanosheet FET和nanowire FET，被认为是finFET前进之路。在finFET中，电流控制通过在鳍片的三个面上施加栅极实现。相比之下，nanosheet FET和nanowire FET属于环栅技术，其栅极环绕整个沟道，能够更好地控制电流。nanosheet FET由于其更宽的沟道和更高的驱动电流，越来越受市场欢迎。然而，从finFET迁移到nanosheet FET或nanowire FET并非易事，设计成本和环栅器件的性能及微缩效益的不确定性是主要挑战。环栅技术的真正优势仍待行业证明，设计成本从5亿到15亿美元不等，这使得客户在考虑迁移到3nm节点时可能会选择停留更长时间，如16nm/14nm和7nm节点。在IC市场中，芯片制造商在300mm晶圆厂生产16nm/14nm及更高级节点的芯片，同时也在同一晶圆厂生产16nm/14nm以上节点的芯片。对于更老的200mm晶圆厂的芯片也有巨大需求。并非所有客户都需要领先节点上的芯片，尤其是在成本与回报之间做出权衡。然而，对于机器学习、服务器和智能手机等特定应用，最新的工艺是必要的。在过去，行业通过缩小节点实现性能提升、成本降低、面积增益和功率降低。例如，从平面晶体管转向22nm finFET的转折点，之后16nm/14nm和10nm/7nm节点的采用。然而，随着每个节点工艺成本和复杂度的急剧上升，从18个月到30个月甚至更长的完整周期已成为常态。同时，大多数代工厂客户难以负担迁移到高级节点的高昂费用。未来，客户可能会在某些节点停留更长时间，如7nm finFET提供足够的功耗、性能和面积微缩优势。GlobalFoundries首席技术官Gary Patton表示：“7nm将成为一个长期存在的节点。”同时，一些芯片制造商计划将finFET延伸到5nm，但面临设计成本上升和微缩效益下降的挑战。行业在寻求finFET在3nm节点的替代方案，环栅技术成为关注焦点。三星在4nm上推出多桥沟道FET（MBCFET），本质上是nanosheet FET，最近宣布将在3nm而非4nm上推出此器件。台积电则在研发nanowire FET和nanosheet FET，表明正在关注这两种技术，尽管尚未公开宣布最终决定。然而，采用新的晶体管结构带来的微缩优势和成本上升问题仍然存在。设计成本从5亿到15亿美元不等，3nm工艺开发成本高达40-50亿美元，每月40000片晶圆的制造成本将达150-200亿美元。此外，即使是采用新结构，微缩效益也在降低，而成本却在上升。因此，问题在于nanosheet FET与nanowire FET是否能比finFET提供更多微缩或性能优势。Imec公司描述了一种有三个堆叠sheet的nanosheet FET，每个sheet宽20nm，器件垂直间距为12nm。与5nm finFET相比，nanosheet FET在微缩性能上更强，但具有更宽sheet的nanosheet FET提供了更大的驱动电流和更强的性能。更窄的nanosheet驱动电流较小，但占用的面积更小。关键因素在于可变宽度，控制它比控制鳍片高度更容易。在finFET技术中，器件宽度是量化的，而在nanosheet技术中，固定数量的nanosheet彼此堆叠，但可以改变宽度。这种自由使用宽度的能力在finFET中是不存在的。这意味着芯片中不同需求都可以得到满足，如大电流驱动区域或面积非常小的SRAM。尽管如此，n